台积电 3nm 进展超前身后：关键突破性技术揭秘

在 2021 年国际性固体电源电路大会（ISSCC）的揭幕演说中，台积电老总刘德音以《揭秘创新未来》为主题风格，谈起很多推动集成ic发展趋势的自主创新技术性。

半导体材料不断创新驱动器当代科技创新的重要。刘德音觉得，半导体材料工艺缩微步伐仍未缓解，集成电路芯片的晶体管相对密度、性能和功能损耗仍在不断发展，理想化状况下，硬件配置自主创新应像撰写手机软件编码一样非常容易。

刘德音不但表露了台积电优秀 3nm 加工工艺的产品研发进展提早，并且探讨了包含 EUV、新晶体管、新型材料、集成电路芯片、小集成ic、系统架构图等一系列通往将来的开创性半导体技术。在这种技术性驱动器下，集成ic加工工艺连接点路线地图能维持每2年大概 2 倍的能耗等级性能提高。

芯物品对本次演说的关键信息内容开展系统软件整理，全文如下：

一、7nm：半导体材料有史以来的关键分界点

刘德音在演说上说，从 2018 年逐渐批量生产的 7nm 逻辑性技术性是半导体材料有史以来的一个分界点，意味着那时候世界最优秀的半导体技术初次被全部半导体公司普遍应用。

这一分界点時刻产生了跨广泛运用行业的转型商品，包含 5G 集成ic、GPU、互联网、手机游戏和车辆。

比如，AMD EYPC Gen2 CPU融合了新的芯片架构和 7nm 技术性，为大数据中心出示了破纪录的功耗高性能测算。与上一代对比，其 7nm 集成ic性能提升了 2 倍之上，或功能损耗减少 50%。

选用 7nm 加工工艺的 NVIDIA A100 AI 网络加速器，其性能提高 20 倍乃至大量，实际效果更为明显。这类自主创新的大数据中心解决方法能够大幅度减少总有着成本费，占有室内空间更小，并出示更高效率的测算。

现如今台积电 7nm 技术性已运用于销售市场上超出 150 种商品。截止上年 8 月 20 日，台积电 7nm 集成ic销售量提升 10 亿价位，充足遮盖 13 个曼哈顿大城市商街。

“它是关键技术民主建设的发展趋势，大家将再次有序推进射频收发器拓展、EUV 提高，及其各种各样元器件提高技术性，如高电子密度断面。”刘德音说。

二、3nm：台积电进展超预估

刘德音尤其提及，也许有些人觉得半导体技术的发展已经变缓，但台积电的商品数据信息表明，在同样速率或速率增益值、同样的功能损耗和逻辑性相对密度下，功能损耗减少的速率维持不会改变。

据他表露，台积电 3nm 顺利开展，乃至比预估进展超前的一些。

台积电先前公布数据信息表明，与现阶段最优秀的商业 5nm 集成ic对比，3nm 集成ic的逻辑性相对密度将提升 75%，高效率提升 15%，功能损耗减少 30%。

其 3nm 集成ic将于2020年晚些时候试生产，预估将在 2022 年第三季度逐渐商业化的生产制造。

刘德音说，产学术界一直紧密配合，根据自主创新的晶体管构造、新型材料、新系统架构图和 三维 封裝等技术性来维持超过 3nm 的技术性发展。

下边，使我们讨论一下在其中的一些自主创新。

三、EUV：电源额定功率提升至 350W

光刻工艺是促进晶体管相对密度提高的核心技术。近些年，极紫外线（EUV）光刻工艺的自主创新提升了 193nm 浸入式光刻工艺的屏幕分辨率短板。

对比选用多种图案化、数次曝出方法，EUV 光刻工艺能应用较少叠加层数的光罩，出示了高些的图案设计高保真，并降低了全过程多元性和不合格率，进而减少周期、提升生产率。

能够公平公正地说，伴随着 EUV 光刻工艺的引进，屏幕分辨率将不会再像以往那般限定机器设备技术性。反过来，光刻技术货运量以及他半导体材料挑戰升高为热点话题。

怎样相抵 EUV 耗能的提升，并将方式的固定成本减少到与可控性方式非常乃至更低的水准，是尤为重要的。

EUV 货运量的一个重要指标值是电源额定功率。一个 EUV 光线传出后，仅有不上 2% 的光源能保存出来，要控制成本，则必须灯源充足强，管理中心聚焦点输出功率做到 250W。

而据刘德音表露，台积电 EUV 灯源技术性蓬勃发展，如今其电源额定功率已做到 350W，可适用 5nm 集成ic批量生产，并为 3nm、2nm 的发展趋势刮平了路面。

四、晶体管：5nm 引进新型材料，2nm 转为 GAA

伴随着时间流逝，光刻技术成本费慢慢减少，新的晶体管构造和新型材料也发生一些重大成果。

出自于批量生产考虑到，台积电在 5nm 和 3nm 节点均选用鳍式场效晶体管（FinFET）构造，但在原材料上有一定的自主创新。

台积电在 5nm 连接点引进一种高电子密度断面（high mobility channel，HMC）晶体管，将锗融合到晶体管的鳍片（Fin）中，而输电线也运用钴与钌原材料来不断挑戰物理学極限。

在 3nm 工艺以后，台积电将在其 2nm 工艺中选用更繁杂的围绕栅极晶体管（gate-all-around，GAA）的纳米技术片（nanosheet）构造，出示相较 FinFET 更强的载流工作能力，不断提升集成ic性能和功能损耗。

与前第几代技术性对比，纳米技术片晶体管完成了降低漏端引进的势垒减少（DIBL 效用）和更强的亚阀值摆幅（subthreshold swing），以提升电源电路性能，为 SRAM 产生更低的供电系统工作电压，可出示 0.46V 的靠谱快取实际操作。

伴随着集成ic上快取的要求愈来愈高，能将耗电量减少到 0.9V 下列，将有利于改进集成ic的总体功能损耗。

台积电已公布将在中国台湾地区新竹创建一家芯片加工，生产制造 2nm 集成ic，但该企业并未发布 2nm 工艺的准确产品研发时刻表。

五、DTCO：提高晶体管相对密度新理念

过去第几代技术性中，台积电选用了设计方案 – 技术性协作提升（Design & Technology Co-Optimization，DTCO）的定义，或是将 DTCO 与原有放缩紧密结合的方式 ，来完成需要的逻辑性相对密度和控制成本。

DTCO 将本来分别独立的设计方案与生产制造逻辑思维变为一种协作体系，能保持每一连接点逻辑性相对密度平稳提高 1.8 倍，芯片尺寸变小 35% 至 40%。这类方式为系统软件级集成ic（SoC）设计方案的关键行业产生进度。

刘德音预估 DTCO 的奉献将在将来的表明中再次提升。

六、新型材料：低维原材料获得重大成果

台积电也在找寻新的行业再次涉足。我们在很多技术领域看到了有发展前途的科学研究。比如，低维原材料，包含六方氮化硼（hexagonal boron nitride，hBN）等 3D 片层原材料，在前端和后端都是有许多机遇。

据刘德音掌握，低维原材料近些年早已获得了重大成果。比如，台积电与好几家学术研究团队协作取得成功地在 2 英尺圆晶衬底上外延性生长发育单晶体六方氮化硼（hBN）单面塑料薄膜。此项科学研究发布在 2020 年 3 月的国际性学术刊物《自然》上。

纳米碳管（CNT）也是将来晶体管的潜在性候选者之一。台积电2个月前在 IEDM 上发布的一篇毕业论文展现了其在纳米碳管断面上的提升。台积电产品研发了与众不同的生产流程来为纳米碳管出示 high-K 电解介质等效电路栅极金属氧化物，合适于 10nm 栅极长短的晶体管。

除此之外，也有铜、硅锗、半金属氧化物及大量的新材料将被引进晶体管生产制造，且并不限于前面机器设备。

七、小集成ic：朝向特殊行业的更优质计划方案

优秀的晶体管技术不但提升特性和能耗等级，并且还出示了必需的室内空间来提升作用，并在构架、运用和手机软件层面开展自主创新。

特殊行业的 GPU 构架和运用CPU必须附加的晶体三极管来实行专业的作用。今日，最优秀的单颗 GPU 有超出 500 亿次晶体三极管。

在系统软件方面，tsmc的 InFo、CoWoS、SoIC 技术等多种多样解决方法，为封装系统的晶体三极管总数提升至 3000 亿开拓了路面。

刘德音不准备详解tsmc的 三维Fabric 技术是怎样工作中的。他想强调的是，芯片已然不会再只关心单独芯片，只是逐渐将单独芯片集成化到系统软件中。这也被称作小芯片（chiplet）。

近期小芯片早已变成一个十分受欢迎的话题讨论。刘德音说，在小芯片越来越 “很帅”以前，就早已有很多人资金投入有关产品研发。

SoC 不会再是唯一的最好系统软件，好几个小芯片封裝在一起将充分发挥愈来愈关键的功效。这种小芯片能够在分别技术层面完成最优控制，进而提升特性、能耗等级、相对密度、成本费和作用。

这能够整合性为特殊行业技术（domain specific technology）的方式 。特殊行业的技术依据运用的特点，以适度的成本费为封装系统出示适度的特性水准。

八、信息系统集成：I/O 相对密度提高 10000 倍变成很有可能

刘德音注重 三维 体系结构是让技术向着前进方向发展趋势的重要八卦掌。tsmc SoIC 的最新消息包含 三维Fabric，该技术可将好几个芯片层叠封裝在一起。

下面的图展现了一个根据tsmc SoIC 和超低温键合将 12 个裸晶层叠的事例，总薄厚不上 600μm，右边是该 12 层层叠 SoIC 的 X 光影象。

“看一下这极致的排序……”刘德音在展现 三维 层叠构造的 X 光影象感慨道。

这儿，提升芯片中间的 I/O 相对密度是提升最高值网络带宽和降低传送耗能的重要。

今日的测算系统软件遭遇着网络带宽不够的难题。近期的数据信息表明，最高值货运量均值每2年提高 1.8 倍，而最高值网络带宽每2年提高仅约 1.6 倍。

显而易见，网络带宽不够的难题依然存有。最有效的标准是提升 I/O 总数，幸运的是，I/O 互联相对密度也有非常大的发展趋势室内空间。

过去的 10 年来，芯片互联相对密度迅速发展趋势，根据应用 SoIC 以及将来的拓展，包含片式三维集成化、信息系统集成封裝，相对密度有可能再提升 10000 倍。

为了更好地提升系统软件货运量，大家必须大量的晶体三极管、大量的运行内存，及其晶体三极管和储存器中间大量的互联。

另一方面，运行内存从一端到另一端在系统软件局部变量中开展了提升，以提升能耗等级。

刘德音仅展现了从封裝到片式 三维 集成化技术来完成这一点的好多个事例，能够见到，这种技术愈来愈多地结合在一起。

上面储存也使存内测算变成一种新的测算方法，不管各种各样技术方式 有什么不一样，能耗等级全是最重要的测算总体目标。

为了更好地达到大数据处理对内存带宽及移动智能终端对功耗运行内存浏览的要求，减少运行内存浏览产生的耗能也将是关键提升方位。

tsmc觉得必须用高級封裝技术将逻辑性芯片和运行内存芯片集成化层面开展自主创新，还需处理排热难题，为将来密度高的集成化芯片开发热解决方法。

总结：优秀技术迈向民主建设

总而言之，过去的 15 年来，芯片领域早已交货了新的特性水准、更功耗的测算，完成了每2年大概 2 倍的能耗等级、特性提高。

刘德音说，现阶段正大规模生产的tsmc全新 5nm 技术、3nm 技术节点均在完成一样节奏感的发展。

伴随着芯片产学术界再次协作，在包含原材料、机器设备、电路原理、系统封装、架构模式以内的多种多样创新驱动发展下，这类发展趋势正持续向将来。

历史时间早已证实，技术一开始把握在少数人手上，但最后其成效将由大部分人享受。他觉得培养一个普遍的设计方案生态体系是十分关键的，它能够减少进到门坎，释放出来很多的自主创新。

“理想化状况下，硬件配置自主创新应当像撰写手机软件编码一样非常容易。当这类状况产生时，大家将见到应用软件和控制系统设计的又一次振兴。大家才刚开始。”刘德音说。